This thesis verifies and implements a specific digital calibration algorithm using a 12-bit, 40MS/s pipelined ADC.

　
英 美
  • 本課題采用12位、40MS/s流水線(xiàn)結構的ADC驗證并實(shí)現了一種數字校準算法，該算法將流水線(xiàn)ADC的級間閉環(huán)運放（僅關(guān)鍵的一個(gè)）用簡(jiǎn)單的開(kāi)環(huán)運放代替，然后在后臺根據后臺信號的統計規律對開(kāi)環(huán)運放帶來(lái)的誤差進(jìn)行數字校準。
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