In this design, the use of modified Booth algorithm, circuit to deal with signed/unsigned operands, sign extension and special module to add partial products result in a faster multiplier , with a delay equivalent to 6 NOT-OR gate.

 
  • 由于乘法器的設計中采用了修正的布斯 (booth)算法、符號數 無(wú)符號數處理機制、符號擴展處理電路以及特殊的部分積累加模塊 ,所以乘法器的速度得到很大的提高 ,僅僅相當于 6個(gè)或非門(mén)的延遲
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