In the pursuit of low series resistance in a thin SOI, it is critical to optimize spacer width and utilize fully-silicide S/D.

 
  • 為了讓元件在薄的絕緣層上矽的基版上,獲得低串聯(lián)電阻,利用完全鎳化矽源/汲極與最佳化間隙壁寬度制程可獲取效益。
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