After study a series array multipliers algorithms and architectures, . the author design a high-performance multiplier in logic gate level, which using Booth and Wallace skill.

 
  • 本文研究討論了各種不同陣列乘法器的結構和原理,并完成了在門(mén)電路級設計了32位基4Booth編碼并采用42壓縮的Wallace高性能陣列乘法器電路。
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